近日的IEEE_IEDM大会上，台积电公开了一些关于5nm工艺的情报，总而言之就是一切顺利，并预计明年（）上半年就可以大规模量产。
5nm是台积电的重要工艺节点，是EUV光刻工艺的第2代，使用第5代FinFET技术，包括N5和N5P两个版本，前者相比于N7性能提升15％、功耗降低30％，同时晶体管密度提升84%（达到每平方毫米1.771亿晶体管），后者在N5的基础上性能提升7％、功耗降低15％。
Tips:目前骁龙865（仅AP）使用的工艺是DUV的台积电N7P，台积电7nmEUV似乎只有华为海思一家（麒麟990 5G）。而骁龙765（集成全模基带）的工艺是三星的7nmEUV。所以旗舰芯片的工艺和解决方案都不如中端芯片，高通这步棋是怎么下的呢？
台积电称目前5nm处于风险试产阶段，测试芯片的良品率达到平均80%、最高超过90%（大概10天前台积电透露的良品率是50%，进步神速）。
当然这只是测试用的芯片的良品率，实际投产的芯片的复杂度和面积都要高得多。台积电5nm的测试芯片主要有两种，一种是256Mb的SRAM，面积只有5.376平方毫米，不仅面积小，而且SRAM主要就是6个场效应管的重复堆积，并不复杂；另一种测试芯片就要复杂一些了，包括SRAM、CPU/GPU逻辑单元、I/O等，面积17.92平方毫米。
Tips:一般来说，SRAM的每个存储单元由6个场效应管（FET）组成，在通电的情况下不需要刷新就能够保持数据的存储（但断电时数据依然会消失），特点是有更快的速度（所以一般作为处理器的缓存）、更高的成本。而DRAM的基本构成是一个场效应管和一个电容，成本较低但需要不断刷新才能保持数据的存储，容量较大可以作为计算机的内存。
按照后者的面积下80%的良品率计算，假如实际生产的芯片是100平方毫米，良品率是32%，似乎很低，但这只是风险试产阶段，已经够给Fabless用来流片生产样品了，要想要投入正式生产还需要进一步提高良品率以及产量。
台积电预计，5nm工艺将在上半年投入大规模量产，5nm芯片的产品也会正式上市，可能包括苹果A14、华为海思麒麟1000系列，当然还包括AMD的Zen4处理器，只不过据说早期5nm的产能很可能全部要供给“财大气粗”的海思和苹果（现在的7nmEUV也只有海思一家在大规模量产），明年的Zen3使用7nmEUV的事情是肯定的，以AMD的财力和要求（PC芯片主频较高），只能等到工艺成熟之后才能满足。
看了台积电的进展，再看看10nm都很艰难、只能用来生产低压CPU的英特尔，纵然同纳米数英特尔的工艺先进一代，纵然英特尔的工艺有更好的高频能力，但是在晶体管密度上英特尔已经落后了几乎一代，在EUV上台积电也将于明年拿出第2代，而初代EUV的英特尔7nm还遥遥无期。似乎这真的印证了台积电创始人张忠谋的预言：未来代工厂将会有更好的工艺，可以让无厂半导体企业专注于设计。
这对于AMD是一个好机会，通过架构上的优化继续撼动英特尔的寡头地位。
而对于新兴的移动互联网、IoT(物联网)产业所需要的芯片来说，台积电在工艺上的优势也给了它们“改变世界”的必要条件。
所以说，中芯国际的7nm啥时候能来呢？可千万别像格罗方德那样放弃治疗了啊。
Sasuga Setsuna
ETAC Labs——An organization of Mizuiro-Aqua
