本发明涉及显示技术领域，特别涉及一种移位寄存器、其驱动方法、驱动控制电路及显示装置。
背景技术：
随着显示技术的飞速发展，显示装置越来越向着高集成度和低成本的方向发展。其中，goa(gatedriveronarray，阵列基板行驱动)技术将tft(thinfilmtransistor，薄膜晶体管)驱动电路集成在显示装置的阵列基板上以进行信号驱动。其中，驱动电路通常由多个级联的移位寄存器构成。然而，移位寄存器输出不稳定，会导致显示异常。
技术实现要素：
本发明实施例提供一种移位寄存器、其驱动方法、驱动控制电路及显示装置，用以提高信号输出的稳定性。
本发明实施例提供了一种移位寄存器，包括：
输入子电路，被配置为响应于第一时钟信号端的信号，将第一参考信号端的信号提供给第一节点；
第一电容，电连接于第二时钟信号端与所述第一节点之间；
驱动控制子电路，被配置为根据输入信号端、所述第一时钟信号端以及所述第二时钟信号端的信号，控制所述第一节点与第二节点的信号；
保护子电路，被配置为响应于所述第一参考信号端的信号，控制所述第二节点和第三节点的信号；
输出子电路，被配置为响应于所述第三节点的信号，将所述第一参考信号端的信号提供给信号输出端，响应于所述第一节点和所述第二时钟信号端的信号，将第二参考信号端的信号提供给所述信号输出端。
本发明实施例还提供了一种驱动控制电路，包括级联的多个上述移位寄存器；
第一级移位寄存器的信号输入端与帧触发信号端电连接；
每相邻的两级移位寄存器中，下一级移位寄存器的信号输入端与上一级移位寄存器的信号输出端电连接。
本发明实施例还提供了一种显示装置，包括上述的移位寄存器。
本发明实施例还提供了一种上述移位寄存器的驱动方法，包括：
输入阶段，对所述输入信号端加载第一电平的信号，对所述第一时钟信号端加载第二电平的信号，对所述第二时钟信号端加载所述第一电平的信号；
输出阶段，对所述输入信号端加载所述第二电平的信号，对所述第一时钟信号端加载所述第一电平的信号，对所述第二时钟信号端加载所述第二电平的信号；
复位阶段，对所述输入信号端加载所述第二电平的信号，对所述第一时钟信号端加载所述第二电平的信号，对所述第二时钟信号端加载所述第一电平的信号；
复位保持阶段，对所述输入信号端加载所述第二电平的信号，对所述第一时钟信号端加载所述第一电平的信号，对所述第二时钟信号端加载所述第二电平的信号。
本发明有益效果如下：
本发明实施例提供的移位寄存器、其驱动方法、驱动控制电路及显示装置，通过输入子电路可以响应于第一时钟信号端的信号，将第一参考信号端的信号提供给第一节点。通过驱动控制子电路可以根据输入信号端、第一时钟信号端以及第二时钟信号端的信号，控制第一节点与第二节点的信号。通过输出子电路可以响应于第三节点的信号，将第一参考信号端的信号提供给信号输出端，响应于第一节点和第二时钟信号端的信号，将第二参考信号端的信号提供给信号输出端。以及通过设置电连接于第二时钟信号端与第一节点之间的第一电容，可以通过第一电容保持第一节点的电平稳定。通过保护子电路可以响应于第一参考信号端的信号，控制第二节点和第三节点的信号，以在第三节点被进一步拉低时，可以将第三节点与第二节点断开，避免第二节点被进一步拉低，从而可以降低驱动控制子电路受第二节点的信号的影响，进而提高移位寄存器的输出稳定性。
附图说明
图1为相关技术中的移位寄存器的结构示意图；
图2为图1所示的移位寄存器的电路时序图；
图3为本发明实施例提供的一种移位寄存器的结构示意图；
图4为本发明实施例提供的又一种移位寄存器的结构示意图；
图5为本发明实施例提供的一种移位寄存器的具体结构示意图；
图6为本发明实施例提供的电路时序图；
图7为本发明实施例提供的又一种移位寄存器的具体结构示意图；
图8为本发明实施例提供的驱动方法的流程图；
图9为本发明实施例提供的驱动控制电路的结构示意图；
图10为本发明实施例提供的显示装置的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本发明内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
如图1所示，一种移位寄存器，包括：晶体管tft1～tft10、电容c01～c03。对应的时序图如图2所示，在t1阶段，由于时钟信号ck为低电平，因此晶体管tft1与晶体管tft2均导通。导通的晶体管tft1使节点m01的电平为高电平，晶体管tft7、晶体管tft8以及晶体管tft9均截止。导通的晶体管tft2使节点m02的电平为低电平，因此晶体管tft5导通以使节点m03的电平为高电平。由于时钟信号ckb为高电平，因此晶体管tft6截止。节点m04保持为高电平，因此输出信号端outp保持上一阶段的低电平的信号。
在t2阶段，由于时钟信号ck为高电平，因此晶体管tft1与晶体管tft2均截止，使节点m02处于浮接状态。由于电容c02的作用使节点m02的电平保持为低电平，因此晶体管tft4与晶体管tft5均导通。由于时钟信号ckb为低电平，晶体管tft3与晶体管tft6均导通。导通的晶体管tft3与晶体管tft4使节点m01的电平为高电平，因此晶体管tft7、晶体管tft8以及晶体管tft9均截止。导通的晶体管tft5与晶体管tft6使节点m04的电平为低电平，因此晶体管tft10导通，以使输出信号端outp输出高电平的信号，输出完成。
在t3阶段，由于时钟信号ck为低电平，因此晶体管tft1与晶体管tft2均导通，导通的晶体管tft1使节点m01的电平为低电平，晶体管tft7、晶体管tft8以及晶体管tft9均导通。导通的晶体管tft7使节点m04的电平为高电平，以控制晶体管tft10截止。导通的晶体管tft9和导通的晶体管tft2使节点m02的电平为低电平，因此晶体管tft5导通以使节点m03的电平为高电平。由于时钟信号ckb为高电平，因此晶体管tft6截止。导通的晶体管tft8使输出信号端outp输出低电平的信号，输出复位完成。
在t4阶段，由于时钟信号ck为高电平，因此晶体管tft1与晶体管tft2均截止。由于电容c01的作用使节点m01的电平保持为低电平，并且，时钟信号ckb由高电平跳变为低电平，由于电容c01的耦合作用，则节点m01被进一步拉低，以使晶体管tft7、晶体管tft8以及晶体管tft9均导通。导通的晶体管tft7使节点m04的电平为高电平，以控制晶体管tft10截止。导通的晶体管tft9使节点m02的电平为高电平，因此晶体管tft5截止。节点m03在电容c02的作用下保持为高电平。导通的晶体管tft8使输出信号端outp输出低电平的信号，以使输出保持低电平。
然而，通过仿真模拟可知，上述移位寄存器中的晶体管的阈值电压漂移到-3.5v时，会导致移位寄存器不能正常工作，从而导致需要较严格的器件尺寸，对工艺制备要求较高，导致工艺难度加大。例如，在图1所示的移位寄存器应用于的显示装置出厂前，一般会进行暗点修复测试。在测试过程中，会将时钟信号ck和ckb的高电平的电压由8v提高到15v。这样上述移位寄存器在t4阶段中，由于节点m01被进一步拉低，则可能会导致节点m01的电压增大到-30v，这样使得晶体管tft9长时间处于较高的栅源电压vgs(晶体管tft9的栅极与节点m02之间的电压差)下，从而导致晶体管tft9的阈值电压正偏，进而导致晶体管tft9的漏电流较大。这样在上述移位寄存器正常工作时，t2阶段中，由于晶体管tft9的漏电流较大，且时钟信号ck为高电平信号，从而导致节点m02的电平拉高，进而导致晶体管tft5不能正常导通，造成节点m03不能正常拉低，从而导致节点m04在t2阶段中仍保持为高电平，进而导致晶体管tft10截止，造成输出信号端outp不能正常输出高电平的信号，会导致移位寄存器不能正常工作。
本发明实施例提供了一种移位寄存器，如图3所示，可以包括：
输入子电路1，被配置为响应于第一时钟信号端ck1的信号，将第一参考信号端vref1的信号提供给第一节点n1；
第一电容c1，电连接于第二时钟信号端ck2与第一节点n1之间；
驱动控制子电路2，被配置为根据输入信号端ip、第一时钟信号端ck1以及第二时钟信号端ck2的信号，控制第一节点n1与第二节点n2的信号；
保护子电路3，被配置为响应于第一参考信号端vref1的信号，控制第二节点n2和第三节点n3的信号；
输出子电路4，被配置为响应于第三节点n3的信号，将第一参考信号端vref1的信号提供给信号输出端op，响应于第一节点n1和第二时钟信号端ck2的信号，将第二参考信号端vref2的信号提供给信号输出端op。
本发明实施例提供的上述移位寄存器，通过输入子电路可以响应于第一时钟信号端的信号，将第一参考信号端的信号提供给第一节点。通过驱动控制子电路可以根据输入信号端、第一时钟信号端以及第二时钟信号端的信号，控制第一节点与第二节点的信号。通过输出子电路可以响应于第三节点的信号，将第一参考信号端的信号提供给信号输出端，响应于第一节点和第二时钟信号端的信号，将第二参考信号端的信号提供给信号输出端。以及通过设置电连接于第二时钟信号端与第一节点之间的第一电容，可以通过第一电容保持第一节点的电平稳定。通过保护子电路可以响应于第一参考信号端的信号，控制第二节点和第三节点的信号，以在第三节点被进一步拉低时，可以将第三节点与第二节点断开，避免第二节点被进一步拉低，从而可以降低驱动控制子电路受第二节点的信号的影响，进而提高移位寄存器的输出稳定性。
进一步地，在具体实施时，在本发明实施例中，如图4所示，驱动控制子电路2可以包括：第一控制子电路21、第二控制子电路22以及第三控制子电路23；
第一控制子电路21被配置为控制第一节点n1和第四节点n4的信号；
第二控制子电路22被配置为根据输入信号端ip、第一时钟信号端ck1、第二时钟信号端ck2以及第四节点n4的信号，控制第二节点n2的信号；
第三控制子电路23被配置为根据第一时钟信号端ck1与输入信号端ip的信号，控制第四节点n4的信号。
进一步地，在具体实施时，在本发明实施例中，如图4所示，输出子电路4包括：输出控制子电路41、第一输出子电路42以及第二输出子电路43；
输出控制子电路41被配置为响应于第一节点n1和第二时钟信号端ck2的信号，将第一参考信号端vref1的信号提供给第五节点n5，以及响应于第三节点n3的信号，将第二参考信号端vref2的信号提供给第五节点n5；
第一输出子电路42被配置为响应于第五节点n5的信号，将第二参考信号端vref2的信号提供给信号输出端op；
第二输出子电路43被配置为响应于第三节点n3的信号，将第一参考信号端vref1的信号提供给信号输出端op。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
在具体实施时，在本发明实施例中，如图5所示，保护子电路3可以包括：第一晶体管m1；其中，第一晶体管m1的栅极与第一参考信号端vref1电连接，第一晶体管m1的第一极与第二节点n2电连接，第一晶体管m1的第二极与第三节点n3电连接。示例性地，在第一晶体管m1为p型晶体管时，第一晶体管m1在其栅极与其源极之间的电压差vgs与其阈值电压vth之间的关系满足：vgs<vth时导通，否则截止。在第一晶体管m1为n型晶体管时，第一晶体管m1在其栅极与其源极之间的电压差vgs与其阈值电压vth之间的关系满足：vgs>vth时导通。并且，在第一晶体管m1导通后，其等效电阻的电阻值较小，在流经第一晶体管m1的电流较小时，其两端的压降可以忽略不计，可以降低电压损耗。
在具体实施时，在本发明实施例中，如图5所示，第一控制子电路21可以包括：第二晶体管m2；其中，第二晶体管m2的栅极与第一参考信号端vref1电连接，第二晶体管m2的第一极与第四节点n4电连接，第二晶体管m2的第二极与第一节点n1电连接。
在具体实施时，在本发明实施例中，如图5所示，第二控制子电路22可以包括：第三晶体管m3、第四晶体管m4以及第五晶体管m5；
第三晶体管m3的栅极与第一时钟信号端ck1电连接，第三晶体管m3的第一极与输入信号端ip电连接，第三晶体管m3的第二极与第二节点n2电连接；
第四晶体管m4的栅极与第二时钟信号端ck2电连接，第四晶体管m4的第一极与第二节点n2电连接，第四晶体管m4的第二极与第五晶体管m5的第一极电连接；
第五晶体管m5的栅极与第四节点n4电连接，第五晶体管m5的第二极与第二参考信号端vref2电连接。
在具体实施时，在本发明实施例中，第三晶体管m3在第一时钟信号端ck1的信号的控制下，可以将输入信号端ip的信号提供给第二节点n2。第四晶体管m4在第二时钟信号端ck2的信号的控制下，可以将第二节点n2与第五晶体管m5的第一极导通。第五晶体管m5在第四节点n4的信号的控制下，可以将第二参考信号端vref2与第四晶体管m4的第二极导通。
在具体实施时，在本发明实施例中，如图5所示，第三控制子电路23可以包括：第六晶体管m6、第七晶体管m7、第二电容c2；
第六晶体管m6的栅极与第一时钟信号端ck1电连接，第六晶体管m6的第一极与输入信号端ip电连接，第六晶体管m6的第二极与第七晶体管m7的栅极电连接；
第七晶体管m7的第一极与第一时钟信号端ck1电连接，第七晶体管m7的第二极与第四节点n4电连接；
第二电容c2电连接于第七晶体管m7的栅极与第二参考信号端vref2之间。
在具体实施时，在本发明实施例中，第六晶体管m6在第一时钟信号端ck1的信号的控制下，可以将输入信号端ip的信号提供给第七晶体管m7的栅极。第七晶体管m7在其栅极的信号控制下，可以将第一时钟信号端ck1的信号提供给第四节点n4。第二电容c2可以存储第七晶体管m7的栅极与第二参考信号端vref2的电压。
在具体实施时，在本发明实施例中，如图5所示，可以将第七晶体管m7设置为双栅型晶体管。这样可以减少第七晶体管m7截止时的漏电流，从而可以使第四节点n4和第一节点n1的电压可以进一步得到保持，有利于减少第七晶体管m7的漏电流对第四节点n4和第一节点n1的电压的干扰，提高移位寄存器的输出稳定性。当然，在实际应用中，还可以将第七晶体管m7设置为单栅型晶体管，在此不作限定。
进一步地，基于漏电流考虑，可以将移位寄存器中的晶体管均设置为双栅型晶体管，在此不作限定。
在具体实施时，在本发明实施例中，如图5所示，输入子电路1可以包括：第八晶体管m8；其中，第八晶体管m8的栅极与第一时钟信号端ck1电连接，第八晶体管m8的第一极与第一参考信号端vref1电连接，第八晶体管m8的第二极与第一节点n1电连接。示例性地，第八晶体管m8可以在第一时钟信号端ck1的信号的控制下，将第一参考信号端vref1的信号提供给第一节点n1。
在具体实施时，在本发明实施例中，如图5所示，输出控制子电路41可以包括：第九晶体管m9、第十晶体管m10以及第十一晶体管m11；
第九晶体管m9的栅极与第一节点n1电连接，第九晶体管m9的第一极与第一参考信号端vref1电连接，第九晶体管m9的第二极与第十晶体管m10的第一极电连接；
第十晶体管m10的栅极与第二时钟信号端ck2电连接，第十晶体管m10的第二极与第五节点n5电连接；
第十一晶体管m11的栅极与第三节点n3电连接，第十一晶体管m11的第一极与第二参考信号端vref2电连接，第十一晶体管m11的第二极与第五节点n5电连接。
在具体实施时，在本发明实施例中，第九晶体管m9可以在第一节点n1的信号的控制下，将第一参考信号端vref1的信号提供给第十晶体管m10的第一极。第十晶体管m10可以在第二时钟信号端ck2的信号的控制下，将第九晶体管m9的第二极与第五节点n5导通。第十一晶体管m11在第三节点n3的信号的控制下，将第二参考信号端vref2的信号提供给第五节点n5。
在具体实施时，在本发明实施例中，如图5所示，第一输出子电路42可以包括：第十二晶体管m12和第三电容c3；
第十二晶体管m12的栅极与第五节点n5电连接，第十二晶体管m12的第一极与第二参考信号端vref2电连接，第十二晶体管m12的第二极与信号输出端op电连接；
第三电容c3电连接于第十二晶体管m12的栅极与第二参考信号端vref2之间。
在具体实施时，在本发明实施例中，第十二晶体管m12可以在第五节点n5的信号的控制下，将第二参考信号端vref2的信号提供给信号输出端op。第三电容c3可以存储第十二晶体管m12的栅极与第二参考信号端vref2的电压。
在具体实施时，在本发明实施例中，如图5所示，第二输出子电路43可以包括：第十三晶体管m13和第四电容c4；
第十三晶体管m13的栅极与第三节点n3电连接，第十三晶体管m13的第一极与第一参考信号端vref1电连接，第十三晶体管m13的第二极与信号输出端op电连接；
第四电容c4电连接于第十三晶体管m13的栅极与第二时钟信号端ck2之间。
在具体实施时，在本发明实施例中，第十三晶体管m13可以在第三节点n3的信号的控制下，将第一参考信号端vref1的信号提供给信号输出端op。第四电容c4可以存储第十三晶体管m13的栅极与第二时钟信号端ck2的电压。
在输入信号端ip的有效脉冲信号为高电平信号时，第一参考信号端vref1的信号为低电平信号，第二参考信号端vref2的信号为高电平信号。在输入信号端ip的有效脉冲信号为低电平信号时，第一参考信号端vref1的信号为高电平信号，第二参考信号端vref2的信号为低电平信号。需要说明的是，在输入信号端ip的有效脉冲信号通过第三晶体管m3、第二节点n2和第一晶体管m1输入到第三节点n3中时，可以控制第十三晶体管m13截止。并且，输入信号端ip的有效脉冲信号通过第六晶体管m6输入到第七晶体管m7的栅极时，可以控制第七晶体管m7截止。
以上仅是举例说明本发明实施例提供的移位寄存器中各子电路的具体结构，在具体实施时，上述各子电路的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
为了简化制备工艺，在具体实施时，在本发明实施例提供的移位寄存器中，如图5所示，所有晶体管可以均为p型晶体管。或者，所有晶体管也可以均为n型晶体管。并且在具体实施时，p型晶体管在高电平信号作用下截止，在低电平信号作用下导通；n型晶体管在高电平信号作用下导通，在低电平信号作用下截止。
需要说明的是，本发明上述实施例中提到的各晶体管可以是薄膜晶体管(tft，thinfilmtransistor)，也可以是金属氧化物半导体场效应管(mos，metaloxidescmiconductor)，在此不作限定。在具体实施中，可以根据各晶体管的栅极的信号以及其类型，可以将其第一极作为源极，第二极作为漏极；或者将其第一极作为漏极，第二极作为源极，在此不做具体区分。
下面以图5所示的移位寄存器的结构为例，结合图6所示的电路时序图，对本发明实施例提供的上述移位寄存器的工作过程作一描述。下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各晶体管的栅极上的具体电压值。
具体地，主要选取如图6所示的电路时序图中的输入阶段t1、输出阶段t2、复位阶段t3以及复位保持阶段t4。其中，第一参考信号端vref1的信号为低电平信号，第二参考信号端vref2的信号为高电平信号。
在输入阶段t1，ip＝1，ck1＝0，ck2＝1。
由于ck2＝1，因此第四晶体管m4和第十晶体管m10均截止。由于ck1＝0，因此第三晶体管m3、第六晶体管m6以及第八晶体管m8均导通。导通的第三晶体管m3可以将输入信号端ip的高电平信号提供给第二节点n2，以使第二节点n2为高电平信号。由于第一晶体管m1导通，从而使第三节点n3为高电平信号，进而控制第十一晶体管m11和第十三晶体管m13截止。导通的第六晶体管m6将输入信号端ip的高电平信号提供给第七晶体管m7，从而控制第七晶体管m7截止。导通的第八晶体管m8将第一参考信号端vref1的低电平信号提供给第一节点n1，以使第一节点n1为低电平信号。由于第二晶体管m2导通，将第一节点n1和第四节点n4导通，从而使第四节点n4为低电平信号。由于第十晶体管m10截止则第五节点n5保持上一帧中的高电平信号，以使第十二晶体管m12截止，从而使信号输出端op保持上一帧中的低电平信号。
在输出阶段t2，ip＝0，ck1＝1，ck2＝0。
由于ck2＝0，因此第四晶体管m4和第十晶体管m10均导通。由于ck1＝1，因此第三晶体管m3、第六晶体管m6以及第八晶体管m8均截止。由于第六晶体管m6截止，因此第二电容c2保持第七晶体管m7的栅极为高电平信号，以控制第七晶体管m7截止。由于第八晶体管m8截止，则第一电容c1保持第一节点n1的电平为低电平。在输出阶段t2开始瞬间第二晶体管m2还处于导通状态。第四节点n4的电平也为低电平。然而由于第二时钟信号端ck2由高电平信号变为低电平信号，从而使第一节点n1的电平通过第一电容c1的作用被进一步拉低，以使第二晶体管m2的vgs与vth不能满足的vgs<vth而截止，从而使第一节点n1和第四节点n4断开，以避免第四节点n4的电平被进一步拉低，从而可以避免第七晶体管m7长时间处于偏压下，而导致漏电流过大的问题，提高输出稳定性。由于第四节点n4的电平为低电平，以使第五晶体管m5导通。导通的第五晶体管m5和第四晶体管m4可以将第二参考信号端vref2的高电平信号提供给第二节点n2，以使第二节点n2和第三节点n3的信号为高电平信号，从而控制第十一晶体管m11和第十三晶体管m13截止。由于第一节点n1的电平被进一步拉低，以使第九晶体管m9导通。导通的第九晶体管m9和第十晶体管m10可以将第一参考信号端vref1的低电平信号提供给第五节点n5，使第五节点n5的电平为低电平，以控制第十二晶体管m12导通。导通的第十二晶体管m12可以将第二参考信号端vref2的高电平信号提供给信号输出端op，以使信号输出端op输出高电平信号。
在复位阶段t3，ip＝0，ck1＝0，ck2＝1。
由于ck2＝1，因此第四晶体管m4和第十晶体管m10均截止。由于ck1＝0，因此第三晶体管m3、第六晶体管m6以及第八晶体管m8均导通。导通的第八晶体管m8将第一参考信号端vref1的低电平信号提供给第一节点n1，以使第一节点n1为低电平信号。由于第二晶体管m2导通，将第一节点n1和第四节点n4导通，从而使第四节点n4为低电平信号。导通的第六晶体管m6将输入信号端ip的低电平信号提供给第七晶体管m7的栅极，从而通过第二电容c2存储，并控制第七晶体管m7导通，以将第一时钟信号端ck1的低电平信号提供给第四节点n4。然而，第四晶体管m4截止，第二参考信号端的高电平信号并不会传输到第二节点n2。导通的第三晶体管m3可以将输入信号端ip的低电平信号提供给第二节点n2，以使第二节点n2为低电平信号。由于第一晶体管m1导通，从而使第三节点n3为低电平信号，进而控制第十一晶体管m11和第十三晶体管m13导通。导通的第十一晶体管m11可以将第二参考信号端vref2的高电平信号提供给第五节点n5，以控制第十二晶体管m12截止。导通的第十三晶体管m13可以将第一参考信号端vref1的低电平信号提供给信号输出端op，以使信号输出端op输出低电平信号。
在复位保持阶段t4，ip＝0，ck1＝1，ck2＝0。
由于ck2＝0，因此第四晶体管m4和第十晶体管m10均导通。由于ck1＝1，因此第三晶体管m3、第六晶体管m6以及第八晶体管m8均截止。由于第六晶体管m6截止，因此第二电容c2保持第七晶体管m7的栅极为低电平信号，以控制第七晶体管m7导通，从而将第一时钟信号端ck1的高电平信号提供给第四节点n4，使第四节点n4为高电平信号。由于第四节点n4为高电平信号，因此第一节点n1也是高电平信号，从而使得第五晶体管m5和第九晶体管m9截止。从而可以避免第二参考信号端vref2的高电平信号对第二节点n2造成影响，以及避免第一参考信号端vref1的低电平信号对第五节点n5造成影响。因此，第五节点n5由第三电容c3保持为高电平信号，以控制第十二晶体管m12截止。第三节点n3由第四电容c4保持为低电平信号，并且，由于第二时钟信号端ck2由高电平信号跳变到低电平信号，从而可以使第三节点n3的电平通过第四电容c4的作用被进一步拉低，以使第一晶体管m1的vgs与vth不能满足的vgs<vth而截止，从而使第二节点n2和第三节点n3断开，以避免第二节点n2的电平被进一步拉低，从而可以避免第三晶体管m3长时间处于偏压下，而导致漏电流过大的问题，提高输出稳定性。并且，第三节点n3的电平被进一步拉低，从而可以使第十三晶体管m13尽可能完全导通，进而将第一参考信号端vref1的低电平信号提供给信号输出端op，以使信号输出端op输出低电平信号。
在本发明实施例提供的上述移位寄存器中，在t4阶段之后，一直重复执行t3阶段与t4阶段的工作过程，直至下一帧开始。
在实施例一中，通过设置第一晶体管m1，这样在第三节点n3的电平进一步拉低时，可以使第一晶体管m1在其栅源电压(第一晶体管m1的栅极和第三节点n3之间的电压)的控制下截止，从而可以避免第二节点n2被进一步拉低，进而可以避免第三晶体管m3处于较大的偏压下，避免第三晶体管m3的阈值电压偏压，提高移位寄存器的稳定性。
本发明实施例提供了又一种移位寄存器，如图7所示。其针对上述实施例中的部分实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在具体实施时，在本发明实施例中，如图7所示，第一控制子电路21包括：第二晶体管m2；其中，第二晶体管m2的栅极与第二时钟信号端ck2电连接，第二晶体管m2的第一极与第四节点n4电连接，第二晶体管m2的第二极与第一节点n1电连接。其中，第二晶体管m2可以在第二时钟信号端ck2的信号控制下，将第四节点n4与第一节点n1导通或截止。这样可以使第二晶体管m2的栅极接收第二时钟信号端ck2的信号，从而可以避免第二晶体管m2长时间处于同一偏压下，而导致阈值电压漂移的问题。
下面以图7所示的移位寄存器的结构为例，结合图6所示的电路时序图，对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各晶体管的栅极上的具体电压值。
具体地，主要选取如图6所示的电路时序图中的输入阶段t1、输出阶段t2、复位阶段t3。其中，第一参考信号端vref1的信号为低电平信号，第二参考信号端vref2的信号为高电平信号。
在输入阶段t1，ip＝1，ck1＝0，ck2＝1。
由于ck2＝1，因此第二晶体管m2、第四晶体管m4和第十晶体管m10均截止。由于ck1＝0，因此，第三晶体管m3、第六晶体管m6以及第八晶体管m8均导通。导通的第三晶体管m3可以将输入信号端ip的高电平信号提供给第二节点n2，以使第二节点n2为高电平信号。由于第一晶体管m1导通，从而使第三节点n3为高电平信号，进而控制第十一晶体管m11和第十三晶体管m13截止。导通的第六晶体管m6将输入信号端ip的高电平信号提供给第七晶体管m7，从而控制第七晶体管m7截止。导通的第八晶体管m8将第一参考信号端vref1的低电平信号提供给第一节点n1，以使第一节点n1为低电平信号。由于第二晶体管m2截止，则第四节点n4保持上一帧中的高电平信号，从而控制第五晶体管m5截止。由于第十晶体管m10截止则第五节点n5保持上一帧中的高电平信号，以使第十二晶体管m12截止，从而使信号输出端op保持上一帧中的低电平信号。
在输出阶段t2，ip＝0，ck1＝1，ck2＝0。
由于ck2＝0，因此在进入输出阶段t2的瞬间，第二晶体管m2也导通，以使第四节点n4的电平为低电平。然而由于第二时钟信号端ck2由高电平信号变为低电平信号，从而使第一节点n1的电平通过第一电容c1的作用被进一步拉低，以使第二晶体管m2的vgs与vth不能满足的vgs<vth而截止，从而使第一节点n1和第四节点n4断开，以避免第四节点n4的电平被进一步拉低，从而可以避免第七晶体管m7长时间处于偏压下，而导致漏电流过大的问题，提高输出稳定性。本阶段其余的工作过程可以与上述实施例中的输出阶段t2中的工作过程基本相同，在此不作赘述。
在复位阶段t3，ip＝0，ck1＝0，ck2＝1。
由于ck2＝1，因此第二晶体管m2、第四晶体管m4和第十晶体管m10均截止。本阶段其余的工作过程可以与上述实施例中的复位阶段t3中的工作过程基本相同，在此不作赘述。
在复位保持阶段t4，ip＝0，ck1＝1，ck2＝0。由于ck2＝0，因此第二晶体管m2、第四晶体管m4和第十晶体管m10均导通。本阶段其余的工作过程可以与上述实施例中的复位保持阶段t4中的工作过程基本相同，在此不作赘述。
在本发明实施例提供的上述移位寄存器中，在t4阶段之后，一直重复执行t3阶段与t4阶段的工作过程，直至下一帧开始。
上述仅是以晶体管为p型晶体管为例进行说明的，在上述移位寄存器中的各晶体管为n型晶体管时，其工作过程可以参见上述实施例中的工作过程，其仅将上述实施例中各晶体管的栅极的高电平信号变为低电平信号，以及将各晶体管的栅极的低电平信号变为高电平信号即可，在此不作赘述。
因此，本发明实施例提供的移位寄存器可以采用高/低电平信号作为输入信号端ip的有效脉冲信号，可以实现信号的移位输出，从而既可作为扫描驱动电路也可作为发光驱动电路应用于显示面板中。
基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，如图8所示，可以包括如下步骤：
s801、输入阶段，对输入信号端ip加载第一电平的信号，对第一时钟信号端ck1加载第二电平的信号，对第二时钟信号端ck2加载第一电平的信号；
s802、输出阶段，对输入信号端ip加载第二电平的信号，对第一时钟信号端ck1加载第一电平的信号，对第二时钟信号端ck2加载第二电平的信号；
s803、复位阶段，对输入信号端ip加载第二电平的信号，对第一时钟信号端ck1加载第二电平的信号，对第二时钟信号端ck2加载第一电平的信号；
s804、复位保持阶段，对输入信号端ip加载第二电平的信号，对第一时钟信号端ck1加载第一电平的信号，对第二时钟信号端ck2加载第二电平的信号。
本发明实施例提供的上述驱动方法，可以使移位寄存器稳定的输出信号。在具体实施时，在本发明实施例提供的上述驱动方法中，第一电平可以为高电平，对应地，第二电平为低电平；或者反之，第一电平可以为低电平，对应地，第二电平为高电平，具体需要根据移位寄存器中的晶体管是n型晶体管还是p型晶体管而定。具体地，图6示出了移位寄存器中的晶体管是p型晶体管的一种电路时序图，且第一电平为高电平，第二电平为低电平。
基于同一发明构思，本发明实施例还提供了一种驱动控制电路，如图9所示，包括级联的多个本发明实施例提供的任一种移位寄存器:sr(1)、sr(2)…sr(n)…sr(n-1)、sr(n)(共n个移位寄存器，1≤n≤n)；
第一级移位寄存器sr(1)的输入信号端ip与帧触发信号端stv相连；
每相邻的两级移位寄存器中，下一级移位寄存器sr(n)的输入信号端ip与上一级移位寄存器sr(n-1)的输出信号端op电连接。
在具体实施时，如图9所示，第2k-1级移位寄存器的第一时钟信号端ck1和第2k级移位寄存器的第二时钟信号端ck2均与同一时钟端即第一时钟端ck1相连；第2k-1级移位寄存器的第二时钟信号端ck2与第2k级移位寄存器的第一时钟信号端ck1均与同一时钟端即第二时钟端ck2相连；其中，k为正整数。
在具体实施时，如图9所示，各级移位寄存器sr(n)的第一参考信号端vref1均与同一信号端即第一参考端vref1相连；各级移位寄存器sr(n)的第二参考信号端vref2均与同一信号端即第二参考端vref2相连。
具体地，上述驱动控制电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
在具体实施时，本发明实施例提供的驱动控制电路可以作为栅极驱动电路，应用于提供扫描控制晶体管的栅极扫描信号。
在具体实施时，本发明实施例提供的驱动控制电路可以作为发光驱动电路，应用于提供发光控制晶体管的发光控制信号。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种驱动控制电路。该显示装置解决问题的原理与前述移位寄存器相似，因此该显示装置的实施可以参见前述移位寄存器的实施，重复之处在此不再赘述。
在具体实施时，本发明实施例提供的上述显示装置可以为有机发光显示装置，或者也可以为液晶显示装置，在此不作限定。
在有机发光显示装置中，一般设置有多个有机发光二极管以及与各有机发光二极管连接的像素电路。一般像素电路中设置有用于控制有机发光二极管发光的发光控制晶体管和用于控制数据信号输入的扫描控制晶体管。在具体实施时，在本发明实施例提供的上述显示装置为有机发光显示装置时，该有机发光显示装置可以包括一个本发明实施例提供的上述驱动控制电路，该驱动控制电路可以作为发光驱动电路，应用于提供发光控制晶体管的发光控制信号；或者，该驱动控制电路也可以作为栅极驱动电路，应用于提供扫描控制晶体管的栅极扫描信号。当然，该有机发光显示装置也可以包括两个本发明实施例提供的上述驱动控制电路，其中一个驱动控制电路可以作为发光驱动电路，应用于提供发光控制晶体管的发光控制信号；则另一个驱动控制电路作为栅极驱动电路，应用于提供扫描控制晶体管的栅极扫描信号，在此不作限定。
在液晶显示装置中，一般设置有多个像素电极，以及与各像素电极连接的开关晶体管。在具体实施时，在本发明实施例提供的上述显示装置为液晶显示装置时，本发明实施例提供的上述驱动控制电路可以作为栅极驱动电路，应用于提供开关晶体管的栅极扫描信号。
在具体实施时，本发明实施例提供的上述显示装置可以为：图10所示的全面屏手机。当然，在实际应用中，显示装置还可以为：平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的移位寄存器、其驱动方法、驱动控制电路及显示装置，通过输入子电路可以响应于第一时钟信号端的信号，将第一参考信号端的信号提供给第一节点。通过驱动控制子电路可以根据输入信号端、第一时钟信号端以及第二时钟信号端的信号，控制第一节点与第二节点的信号。通过输出子电路可以响应于第三节点的信号，将第一参考信号端的信号提供给信号输出端，响应于第一节点和第二时钟信号端的信号，将第二参考信号端的信号提供给信号输出端。以及通过设置电连接于第二时钟信号端与第一节点之间的第一电容，可以通过第一电容保持第一节点的电平稳定。通过保护子电路可以响应于第一参考信号端的信号，控制第二节点和第三节点的信号，以在第三节点被进一步拉低时，可以将第三节点与第二节点断开，避免第二节点被进一步拉低，从而可以降低驱动控制子电路受第二节点的信号的影响，进而提高移位寄存器的输出稳定性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
技术特征：
1.一种移位寄存器，其特征在于，包括：
输入子电路，被配置为响应于第一时钟信号端的信号，将第一参考信号端的信号提供给第一节点；
第一电容，电连接于第二时钟信号端与所述第一节点之间；
驱动控制子电路，被配置为根据输入信号端、所述第一时钟信号端以及所述第二时钟信号端的信号，控制所述第一节点与第二节点的信号；
保护子电路，被配置为响应于所述第一参考信号端的信号，控制所述第二节点和第三节点的信号；
输出子电路，被配置为响应于所述第三节点的信号，将所述第一参考信号端的信号提供给信号输出端，响应于所述第一节点和所述第二时钟信号端的信号，将第二参考信号端的信号提供给所述信号输出端。
2.如权利要求1所述的移位寄存器，其特征在于，所述保护子电路包括：第一晶体管；
所述第一晶体管的栅极与所述第一参考信号端电连接，所述第一晶体管的第一极与所述第二节点电连接，所述第一晶体管的第二极与所述第三节点电连接。
3.如权利要求1所述的移位寄存器，其特征在于，所述驱动控制子电路包括：第一控制子电路、第二控制子电路以及第三控制子电路；
所述第一控制子电路被配置为控制所述第一节点和第四节点的信号；
所述第二控制子电路被配置为根据所述输入信号端、所述第一时钟信号端、所述第二时钟信号端以及所述第四节点的信号，控制所述第二节点的信号；
所述第三控制子电路被配置为根据所述第一时钟信号端与所述输入信号端的信号，控制所述第四节点的信号。
4.如权利要求3所述的移位寄存器，其特征在于，所述第一控制子电路包括：第二晶体管；其中，所述第二晶体管的第一极与所述第四节点电连接，所述第二晶体管的第二极与所述第一节点电连接；
所述第二晶体管的栅极与所述第一参考信号端电连接；或者，所述第二晶体管的栅极与所述第二时钟信号端电连接。
5.如权利要求3所述的移位寄存器，其特征在于，所述第二控制子电路包括：第三晶体管、第四晶体管以及第五晶体管；
所述第三晶体管的栅极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述输入信号端电连接，所述第三晶体管的第二极与所述第二节点电连接；
所述第四晶体管的栅极与所述第二时钟信号端电连接，所述第四晶体管的第一极与所述第二节点电连接，所述第四晶体管的第二极与所述第五晶体管的第一极电连接；
所述第五晶体管的栅极与所述第四节点电连接，所述第五晶体管的第二极与所述第二参考信号端电连接。
6.如权利要求3所述的移位寄存器，其特征在于，所述第三控制子电路包括：第六晶体管、第七晶体管、第二电容；
所述第六晶体管的栅极与所述第一时钟信号端电连接，所述第六晶体管的第一极与所述输入信号端电连接，所述第六晶体管的第二极与所述第七晶体管的栅极电连接；
所述第七晶体管的第一极与所述第一时钟信号端电连接，所述第七晶体管的第二极与所述第四节点电连接；
所述第二电容电连接于所述第七晶体管的栅极与所述第二参考信号端之间。
7.如权利要求6所述的移位寄存器，其特征在于，所述第七晶体管为双栅型晶体管。
8.如权利要求1-7任一项所述的移位寄存器，其特征在于，所述输入子电路包括：第八晶体管；
所述第八晶体管的栅极与所述第一时钟信号端电连接，所述第八晶体管的第一极与所述第一参考信号端电连接，所述第八晶体管的第二极与所述第一节点电连接。
9.如权利要求1-7任一项所述的移位寄存器，其特征在于，所述输出子电路包括：输出控制子电路、第一输出子电路以及第二输出子电路；
所述输出控制子电路被配置为响应于所述第一节点和所述第二时钟信号端的信号，将所述第一参考信号端的信号提供给第五节点，以及响应于所述第三节点的信号，将所述第二参考信号端的信号提供给第五节点；
所述第一输出子电路被配置为响应于所述第五节点的信号，将所述第二参考信号端的信号提供给所述信号输出端；
所述第二输出子电路被配置为响应于所述第三节点的信号，将所述第一参考信号端的信号提供给所述信号输出端。
10.如权利要求9所述的移位寄存器，其特征在于，所述输出控制子电路包括：第九晶体管、第十晶体管以及第十一晶体管；
所述第九晶体管的栅极与所述第一节点电连接，所述第九晶体管的第一极与所述第一参考信号端电连接，所述第九晶体管的第二极与所述第十晶体管的第一极电连接；
所述第十晶体管的栅极与所述第二时钟信号端电连接，所述第十晶体管的第二极与所述第五节点电连接；
所述第十一晶体管的栅极与所述第三节点电连接，所述第十一晶体管的第一极与所述第二参考信号端电连接，所述第十一晶体管的第二极与所述第五节点电连接。
11.如权利要求9所述的移位寄存器，其特征在于，所述第一输出子电路包括：第十二晶体管和第三电容；
所述第十二晶体管的栅极与所述第五节点电连接，所述第十二晶体管的第一极与所述第二参考信号端电连接，所述第十二晶体管的第二极与所述信号输出端电连接；
所述第三电容电连接于所述第十二晶体管的栅极与所述第二参考信号端之间。
12.如权利要求9所述的移位寄存器，其特征在于，所述第二输出子电路包括：第十三晶体管和第四电容；
所述第十三晶体管的栅极与所述第三节点电连接，所述第十三晶体管的第一极与所述第一参考信号端电连接，所述第十三晶体管的第二极与所述信号输出端电连接；
所述第四电容电连接于所述第十三晶体管的栅极与所述第二时钟信号端之间。
13.一种驱动控制电路，其特征在于，包括级联的多个如权利要求1-12任一项所述的移位寄存器；
第一级移位寄存器的信号输入端与帧触发信号端电连接；
每相邻的两级移位寄存器中，下一级移位寄存器的信号输入端与上一级移位寄存器的信号输出端电连接。
14.一种显示装置，其特征在于，包括如权利要求1-12任一项所述的移位寄存器。
15.一种如权利要求1-12任一项所述的移位寄存器的驱动方法，其特征在于，包括：
输入阶段，对所述输入信号端加载第一电平的信号，对所述第一时钟信号端加载第二电平的信号，对所述第二时钟信号端加载所述第一电平的信号；
输出阶段，对所述输入信号端加载所述第二电平的信号，对所述第一时钟信号端加载所述第一电平的信号，对所述第二时钟信号端加载所述第二电平的信号；
复位阶段，对所述输入信号端加载所述第二电平的信号，对所述第一时钟信号端加载所述第二电平的信号，对所述第二时钟信号端加载所述第一电平的信号；
复位保持阶段，对所述输入信号端加载所述第二电平的信号，对所述第一时钟信号端加载所述第一电平的信号，对所述第二时钟信号端加载所述第二电平的信号。
技术总结
本发明公开了移位寄存器、其驱动方法、驱动控制电路及显示装置，通过输入子电路可以将第一参考信号端的信号提供给第一节点。通过驱动控制子电路可以控制第一节点与第二节点的信号。通过输出子电路可以将第一参考信号端的信号提供给信号输出端，以及将第二参考信号端的信号提供给信号输出端。以及通过设置电连接于第二时钟信号端与第一节点之间的第一电容，可以通过第一电容保持第一节点的电平稳定。通过保护子电路可以控制第二节点和第三节点的信号，以在第三节点被进一步拉低时，可以将第三节点与第二节点断开，避免第二节点被进一步拉低，从而可以降低驱动控制子电路受第二节点的信号的影响，进而提高移位寄存器的输出稳定性。
技术研发人员：李玥
受保护的技术使用者：上海天马有机发光显示技术有限公司
技术研发日：.09.18
技术公布日：.12.31
